Корнев, В. П.Ромах, Віталій Ігорович2024-03-112024-03-112024Ромах, В. І. Комбінований метод верифікації блоку AES цифрових мікросхем, створених мовами опису апаратури : магістерська дис. : 172 Телекомунікації та радіотехніка / Ромах Віталій Ігорович. – Київ, 2024. – 91 с.https://ela.kpi.ua/handle/123456789/65407РЕФЕРАТ Магістерська дисертація складається з 84 сторінок, в якій міститься 31 рисунок, 23 таблиці, два додатки та використано 21 джерело. Актуальність. Зі збільшенням комп'ютеризації людства виникає постійно зростаюча потреба у запроваджені безпеки та конфіденційності даних користувачів. Це стосується і даних, що закладені у цифрові пристрої (інтегральні мікросхеми ІС) або переробляються ними. Розв'язуванням задач захисту даних займається популярний криптографічний алгоритм AES. У складі сучасних ІС ці функції здебільшого виконують спеціальні AES-блоки, які працюють за принципами апаратних прискорювачів. До потрапляння на ринок, ще на етапі проєктування, яке зараз виконується мовами описання апаратури, ІС і апаратний прискорювач алгоритму має пройти верифікацію, ціль якої впевнитися в тому, що він задовільняє вимогами технічного завдання та усім необхідним специфікаціям та стандартам. Верифікація ІС і блоків AES у їх складі займає левову частку витрат часу усієї розробки пристрою. Тому кожен виробник цифрових модулів AES зацікавлений в тому, щоб зменшити час на тестування системи, збільшивши при цьому якість верифікації. Отже, дослідження спрямовані на пришвидшення і покращення процедур верифікації блоків AES є необхідними і актуальними. Метою дисертаційного дослідження є удосконалення методу верифікації (за критеріями швидкості та покриття тестами) криптографічних блоків AES цифрових мікросхем, створених мовою опису апаратури Verilog. Досягнення мети вирішувалося наступними задачами: − Дослідження відомих методів верифікації цифрових пристроїв; Аналіз проблем, які виникають під час верифікації; дослідження відомих патентних технічних рішень, які забезпечують верифікацію криптографічних систем; огляд сучасних методик верифікацій та тестування цифрових систем. − Удосконалення обраного методу верифікації та оцінка отриманих результатів. − Розроблення стартап-проєкту Об’єкт дослідження - системи і засоби верифікації цифрових пристроїв, створених за допомогою мови описання апаратури. Предмет дослідження - процедури верифікації блоків криптографічного захисту цифрових пристроїв на основі алгоритмів AES і апаратно-програмні рішення з їх реалізації. Методи дослідження - Моделювання тестового середовища на основі UVM мовою SystemVerilog та об’єктно орієнтованого програмування. Вимірювання та статистичний аналіз даних отриманих після тестування криптографічного алгоритму AES. Наукова новизна запропонованого за результатами досліджень удосконаленого методу верифікації AES-модулів цифрових мікросхем, створених мовою опису апаратури Verilog, полягає у пропозиції поєднання процедур методів номінальної моделі та векторної верифікації, що здебільшого призводить до синергетичного результуючого ефекту, а саме дає можливість за менш тривалий проміжок часу досягнути більшого покриття системи тестами у порівнянні з поодиноким послідовним застосуванням кожного з методів. Практичне значення отриманих результатів визначається побудовою тестового середовища для верифікації криптографічних AES-блоків цифрових інтегральних мікросхем, із застосуванням інструментальних засобів мови SystemVerilog та об’єктно орієнтованого програмування. Роботу виконано за завданням ТОВ “Радіонікс”, також планується впровадження одержаних результатів на цьому ж підприємстві, про що свідчить відповідний акт (Додаток Б). Структура даної роботи містить вступ, 4 розділи, загальний висновок, перелік використаної літератури і два додатки. За великості об’єму розробленого комплексу програм, у Додатку А надано лише код основних алгоритмів і функцій.91 с.ukтестове покриттяверифікаціякриптографіяAESпсевдовипадкове тестуваннявекторне тестуванняперевірканомінальна модельUVMRTLtest coverageverificationcryptographypseudo-random testingvector testingreference modelMaster Thesis004.021, 004.032.24