Лисенко, Олександр МиколайовичОстрянко, Олександр Володимирович2022-01-192022-01-192021-12Острянко, О. В. Метод та система верифікації процесорного ядра RISC-V з використанням генератора випадкових інструкцій RISCV-DV від Google : магістерська дис. : 172 Телекомунікації та радіотехніка / Острянко Олександр Володимирович. - Київ, 2021. - 89 с.https://ela.kpi.ua/handle/123456789/45937RISC-V має великий потенціал, щоб очолити ринок в сфері вбудованих систем, і на сьогоднішній день вона активно розвивається та впроваджується в наукових колах і промисловості. Розширена перевірка та валідація дуже важливі для того, аби можна було стверджувати, що система відповідає вимогам специфікації щодо функціональних, а також позафункціональних аспектів. Таким чином, в роботі обґрунтовано вибір методу обмеженого генерування тестів в якості базового для використання в створюваному тестовому середовищі верифікації, який дозволяє забезпечити максимальне тестове покриття та мінімальний час симуляції. Запропоновано структурно-функціональну організацію побудови тестового середовища для верифікації процесорного ядра на базі архітектури набору інструкцій з відкритим кодом RISC-V з використанням генератора випадкових інструкцій RISC-DV від Google, що дозволило створити на її основі систему верифікації, яка реалізує зазначений вище метод обмеженого генерування тестів.ukтестове покриттяверифікаціяRISC-Vобмежена випадкова генераціятестуванняперевіркаtest coverageverificationRISC-Vlimited random generationtestingverificationMaster Thesis89 c.004.021, 004.032.24