Метод та система верифікації процесорного ядра RISC-V з використанням генератора випадкових інструкцій RISCV-DV від Google

Лисенко, Олександр МиколайовичОстрянко, Олександр Володимирович2022-01-192022-01-192021-12Острянко, О. В. Метод та система верифікації процесорного ядра RISC-V з використанням генератора випадкових інструкцій RISCV-DV від Google : магістерська дис. : 172 Телекомунікації та радіотехніка / Острянко Олександр Володимирович. - Київ, 2021. - 89 с.https://ela.kpi.ua/handle/123456789/45937ukтестове покриттяверифікаціяRISC-Vобмежена випадкова генераціятестуванняперевіркаtest coverageverificationRISC-Vlimited random generationtestingverificationМетод та система верифікації процесорного ядра RISC-V з використанням генератора випадкових інструкцій RISCV-DV від GoogleMaster Thesis89 c.004.021, 004.032.24