Анализ методики уменьшения утечки в 7Т и 8Т ячейках SRAM на основе транзисторов FinFET
Дата
2014
Науковий керівник
Назва журналу
Номер ISSN
Назва тому
Видавець
НТУУ «КПИ»
Анотація
Опис
Полный текст доступен на сайте издания по подписке: https://doi.org/10.20535/S0021347014090015
Ключові слова
полевой транзистор с плавником, FinFET, ток утечки, просачивающаяся мощность, статическое оперативное запоминающее устройство, ОЗУ, SRAM, саморегулирумый уровень напряжения, SVL, верхний SVL, нижний SVL
Бібліографічний опис
Кушвах, Р. С. Анализ методики уменьшения утечки в 7Т и 8Т ячейках SRAM на основе транзисторов FinFET / Р. С. Кушвах, Ш. Акеше // Известия высших учебных заведений. Радиоэлектроника. – 2014. – Т. 57, № 8 (626). – C. 54–60. – Библиогр.: 7 назв.