Проектування обчислювачів з регістровими затримками
| dc.contributor.author | Сергієнко, А. М. | |
| dc.date.accessioned | 2013-11-27T13:39:15Z | |
| dc.date.available | 2013-11-27T13:39:15Z | |
| dc.date.issued | 2008 | |
| dc.description.abstracten | A method of designing pipelined datapaths which are configured in FPGA is proposed. The method provides the hardware minimization due to the wide utilization of the shift register components. The method is proven at the example of the zigzag scan reordering buffer design. | uk |
| dc.description.abstractuk | Пропонується методика проектування конвейерних обчислювачів, зконфігурованих в ПЛІС, яка забезпечує мінімізацію апаратурних витрат за рахунок широкого застосування регістрових затримок. Показана дієвість методики на прикладі проектування блоку тасування даних. | uk |
| dc.format.pagerange | С. 74-77 | uk |
| dc.identifier.citation | Сергієнко А. М. Проектування обчислювачів з регістровими затримками / А. М. Сергієнко // Вісник НТУУ «КПІ». Інформатика, управління та обчислювальна техніка : збірник наукових праць. – 2008. – № 49. – С. 74–77. – Бібліогр.: 6 назв. | uk |
| dc.identifier.uri | https://ela.kpi.ua/handle/123456789/6117 | |
| dc.language.iso | uk | uk |
| dc.publisher | Век+ | uk |
| dc.publisher.place | Київ | uk |
| dc.source | Вісник НТУУ «КПІ». Інформатика, управління та обчислювальна техніка: збірник наукових праць | uk |
| dc.source.name | Вісник НТУУ «КПІ». Інформатика, управління та обчислювальна техніка | uk |
| dc.status.pub | published | uk |
| dc.subject.udc | 681.322 | uk |
| dc.title | Проектування обчислювачів з регістровими затримками | uk |
| dc.type | Article | uk |
| thesis.degree.level | - | uk |
Файли
Контейнер файлів
1 - 1 з 1
Ліцензійна угода
1 - 1 з 1
Ескіз недоступний
- Назва:
- license.txt
- Розмір:
- 1.71 KB
- Формат:
- Item-specific license agreed upon to submission
- Опис: