Розробка теоретичних основ побудови високопродуктивних комп’ютерних систем з динамічним розпаралелюванням обчислювальних процесів
| dc.audience.department | Луцкий, Г. М. | ru |
| dc.contributor.advisor | Луцький, Г. М. | |
| dc.contributor.advisor | Lutsky, Georgy M. | en |
| dc.contributor.degreedepartment | обчислювальної техніки | uk |
| dc.contributor.degreefaculty | інформатики та обчислювальної техніки | uk |
| dc.contributor.researchgrantor | Національний технічний університет України «Київський політехнічний інститут» | uk |
| dc.date.accessioned | 2017-02-06T10:56:24Z | |
| dc.date.available | 2017-02-06T10:56:24Z | |
| dc.date.issued | 2013 | |
| dc.description.abstracten | Developed theoretical foundations for construction of superscalar RISC-microprocessor kernel architecture with extended properties of parallelism exposure at the level of commands. Parallelism improvements at the level of commands was achieved by organization of simultaneous decoding on RISC-operations of 32 byte command window of the processed threads and simultaneous treatment of up to four threads of instructions from a set of x86-64. Decoding of command windows, in relation to the processed threads, takes place by turns. Decoding of command windows, in relation to the commands of a processed thread, takes place with the prognosis of their branching and extraordinary execution start. In the developed architecture of processor kernel the decentralized way of control and management of the processes of command execution is applied in a conveyer, which is distributed on all conveyer segments. At the completion of one of the processed threads of instructions, instead of it the service thread of instructions is started with the virtual number of process 0. It dispatches other thread of instructions for execution, choosing between the threads prepared to execution. It also reloads part of register memory of missing page handling of virtual application memory, and also parts of all caches and buffers of TLB of processor kernel, which are related to handling of virtual number of the requested process (from 1 to 4). Developed new approach of practical decision process of tasks of dynamic planning for the parallel systems, built on the basis of processors with classic architecture, which is based on the use of thread model of calculations. Essence of the new approach was investigated on the examples of realization of algorithms of some popular numeral methods. | en |
| dc.description.abstractru | Разработаны теоретические основы построения архитектуры ядра суперскалярного RISC-микропроцессора с расширенными свойствами выявления параллелизма на уровне команд. Достижения расширения параллелизма на уровне команд достигнуто путём организации: одновременного декодирования на RISC-операции 32 байтного командного окна одного из обрабатываемых потоков и одновременной обработки до четырёх потоков команд из набора x86-64. Декодирование командных окон, относительно обрабатываемых потоков, происходит поочерёдно. Декодирование командных окон, относительно команд отдельного обрабатываемого потока, происходит с прогнозом их ветвления и внеочередным запуском на выполнение. В разрабатываемой микроархитектуре процессорного ядра применена децентрализованная схема устройства контроля и управления процессами выполнения команд в конвейере, которая распределена по всем сегментам конвейера. При завершении одного из обрабатываемых потоков команд, вместо него запускается служебный поток команд с виртуальным номером процесса 0. Он диспетчеризирует другой поток команд для выполнения, выбирая его между готовых к выполнению потоков. При этом он осуществляет перезагрузку части регистровой памяти устройства обработки отсутствия страниц виртуальной памяти приложения, а также частей всех кэшей и буферов TLB процессорного ядра, которые связаны с обработкой виртуального номера завершившегося процесса (от 1 до 4). Разработан новый подход к практическому решению заданий динамического планирования для параллельных систем, построенных на базе процессоров с классической архитектурой, который основывается на использовании потоковой модели вычислений. Сущность нового подхода исследована на примерах реализации алгоритмов некоторых популярных численных методов. | ru |
| dc.description.abstractuk | Розроблено теоретичні основи побудови архітектури ядра суперскалярного RISC-мікропроцесора з розширеними властивостями виявлення паралелізму на рівні команд. Досягнення розширення паралелізму на рівні команд досягнуто шляхом організації: одночасного декодування на RISC-операції командного вікна одного з оброблюваних потоків за розміром 32 байта, та одночасної обробки до чотирьох потоків команд з набору x86-64. Декодування командних вікон, відносно оброблюваних потоків, відбувається почергово. Декодування командних вікон, відносно команд окремого оброблюваного потоку, відбувається з прогнозом їх галуження та позачерговим запуском на виконання. В розроблюваній мікроархітектурі процесорного ядра застосовано децентралізовану схему пристрою контролю та управління процесами виконання команд в конвеєрі, що розподілена по всіх сегментах конвеєра. При завершенні одного з оброблюваних потоків команд, замість нього запускається службовий потік команд з віртуальним номером процесу 0. Він диспетчеризує інший потік команд для виконання, вибираючи його між готових до виконання потоків. При цьому він здійснює перезавантаження частини регістрової пам’яті пристрою обробки відсутності сторінок віртуальної пам’яті додатку та частин всіх кешів і буферів TLB процесорного ядра, що зв’язані з обробкою віртуального номера процесу (від 1 до 4), що завершився. Розроблено новий підхід до практичного вирішення завдань динамічного планування для паралельних систем, побудованих на базі процесорів із класичною архітектурою, що ґрунтується на застосуванні потокової моделі обчислень. Сутність нового підходу досліджено на прикладах реалізації алгоритмів деяких популярних чисельних методів. | uk |
| dc.format.page | 6 c. | uk |
| dc.identifier | 2402-ф | |
| dc.identifier.govdoc | 0111U001475 | |
| dc.identifier.uri | https://ela.kpi.ua/handle/123456789/18730 | |
| dc.language.iso | uk | uk |
| dc.publisher | НТУУ «КПІ» | uk |
| dc.publisher.place | Київ | uk |
| dc.status.pub | published | uk |
| dc.subject | суперскалярний RISC-мікропроцесор | uk |
| dc.subject | динамічне планування | uk |
| dc.subject | паралельні системи | uk |
| dc.title | Розробка теоретичних основ побудови високопродуктивних комп’ютерних систем з динамічним розпаралелюванням обчислювальних процесів | uk |
| dc.title.alternative | Development of theoretical foundation for creation of high-performance computer systems with run-time parallelization of computational processes | uk |
| dc.title.alternative | Разработка теоретических основ построения высокопроизводительных компьютерных систем с динамическим распараллеливанием вычислительных процессов | uk |
| dc.type | Technical Report | uk |
| thesis.degree.level | - | uk |
Файли
Контейнер файлів
1 - 1 з 1
Ліцензійна угода
1 - 1 з 1
Ескіз недоступний
- Назва:
- license.txt
- Розмір:
- 7.65 KB
- Формат:
- Item-specific license agreed upon to submission
- Опис: