Анализ методики уменьшения утечки в 7Т и 8Т ячейках SRAM на основе транзисторов FinFET

Скорочена інформація про документ
dc.contributor.authorКушвах, Равиндра Сингх
dc.contributor.authorАкеше, Шиам
dc.date.accessioned2018-10-11T17:27:31Z
dc.date.available2018-10-11T17:27:31Z
dc.date.issued2014
dc.descriptionПолный текст доступен на сайте издания по подписке: https://doi.org/10.20535/S0021347014090015uk
dc.description.abstractruПредложены семитранзисторные (7Т) и восьмитранзисторные (8Т) ячейки SRAM (статическое ОЗУ) на основе транзисторов FinFET (полевые транзисторы с плавником). Транзисторы FinFET способны обеспечить лучшую производительность за счет компромисса по мощности. Разработчики могут выбрать или режим работы транзистора с повышенной производительностью при приблизительно такой же потребляемой мощности, как у планарных устройств на КМОП-структурах, или режим работы, при котором будет получена приблизительно такая же производительность, но при меньшей потребляемой мощности. Цель данной работы состоит в уменьшении тока утечки и просачивающейся мощности ячеек SRAM на основе транзисторов FinFET, использующих технологии схем с саморегулируемым уровнем напряжения (SVL) и созданных по 45-нм технологии. Схема SVL позволяет подавать питание с максимальным уровнем напряжения постоянного тока, прикладываемого к активной нагрузке, или позволяет понизить подаваемое напряжение постоянного тока на нагрузку в режиме хранения. Схема SVL может уменьшить просачивающуюся мощность в режиме хранения для ячейки SRAM с минимальными проблемами в отношении площади кристалла и быстродействия. Большие токи утечки в субмикронных режимах являются основными факторами, определяющими суммарную мощность рассеяния КМОП-схем с объемным каналом, поскольку снижается пороговое напряжение Vth, сокращаются длина канала L и толщина оксидного слоя затвора tокс. Ток утечки в ячейке SRAM возрастает в связи с уменьшением длины канала МОП-транзистора. Для уменьшения этого тока используются два метода: первый метод предполагает уменьшение напряжения питания, другой использует увеличение нулевого потенциала. Предлагаемые 7Т и 8Т ячейки SRAM на основе транзисторов FinFET спроектированы с помощью программы Cadence Virtuoso Tool, а результаты моделирования получены с помощью моделирующей системы Cadence SPECTRE для технологии 45 нм.uk
dc.format.pagerangeС. 54-60uk
dc.identifier.citationКушвах, Р. С. Анализ методики уменьшения утечки в 7Т и 8Т ячейках SRAM на основе транзисторов FinFET / Р. С. Кушвах, Ш. Акеше // Известия высших учебных заведений. Радиоэлектроника. – 2014. – Т. 57, № 8 (626). – C. 54–60. – Библиогр.: 7 назв.uk
dc.identifier.doihttps://doi.org/10.20535/S0021347014090015
dc.identifier.urihttps://ela.kpi.ua/handle/123456789/24779
dc.language.isoruuk
dc.publisherНТУУ «КПИ»uk
dc.publisher.placeКиевuk
dc.sourceИзвестия высших учебных заведений. Радиоэлектроника, 2014, Т. 57, № 9 (627)uk
dc.subjectполевой транзистор с плавникомuk
dc.subjectFinFETuk
dc.subjectток утечкиuk
dc.subjectпросачивающаяся мощностьuk
dc.subjectстатическое оперативное запоминающее устройствоuk
dc.subjectОЗУuk
dc.subjectSRAMuk
dc.subjectсаморегулирумый уровень напряженияuk
dc.subjectSVLuk
dc.subjectверхний SVLuk
dc.subjectнижний SVLuk
dc.titleАнализ методики уменьшения утечки в 7Т и 8Т ячейках SRAM на основе транзисторов FinFETuk
dc.typeArticleuk

Файли

Контейнер файлів
Зараз показуємо 1 - 1 з 1
Ескіз
Назва:
2014-09-03.pdf
Розмір:
61.16 KB
Формат:
Adobe Portable Document Format
Опис:
Завантажити
Ліцензійна угода
Зараз показуємо 1 - 1 з 1
Ескіз недоступний
Назва:
license.txt
Розмір:
7.74 KB
Формат:
Item-specific license agreed upon to submission
Опис:
Завантажити

Зібрання

Известия высших учебных заведений. Радиоэлектроника: международный ежемесячный научно-технический журнал, Т. 57, № 9 (627)