Комбінований метод верифікації блоку ПДП для цифрових мікросхем на основі мов опису апаратури

Скорочена інформація про документ
dc.contributor.advisorЛебедев, Д. Ю.
dc.contributor.authorСаражинський, Валентин Олександрович
dc.date.accessioned2025-02-19T09:50:46Z
dc.date.available2025-02-19T09:50:46Z
dc.date.issued2024
dc.description.abstractМагістерська дисертація складається з 86 сторінок, в якій міститься 6 рисунків, 23 таблиці, 2 додатки та використано 11 джерел. Актуальність. Верифікація цифрових мікросхем є ключовим етапом у розробці сучасних електронних систем, оскільки забезпечує відповідність дизайну технічним вимогам та запобігає появі помилок на пізніх стадіях виробництва. У випадку контролерів прямого доступу до пам’яті (DMA), які відповідають за передачу даних між пам’яттю та периферійними пристроями без втручання центрального процесора, забезпечення їхньої коректної роботи є критично важливим завданням. DMA блокується помилками дизайну, що може призводити до втрати даних, некоректної роботи системи чи виникнення часових збоїв. Некоректна робота DMA може призвести до серйозних проблем в системі, таких як втрати даних, зниження продуктивності та нестабільність роботи. Тому розробка ефективних алгоритмів верифікації блоку DMA є важливою задачею для забезпечення надійності та стабільності цифрових систем. Метою дисертаційного дослідження є удосконалення методу верифікації (за критеріями швидкості та покриття тестами) блоків DMA цифрових мікросхем, створених мовою опису апаратури Verilog. Досягнення мети вирішувалося наступними задачами: − Дослідження відомих методів верифікації цифрових пристроїв; Аналіз проблем, які виникають під час верифікації; дослідження відомих патентних технічних рішень, які забезпечують верифікацію систем контролю передачі даних; огляд сучасних методів верифікації та тестування цифрових систем. − Удосконалення обраного методу верифікації та оцінка отриманих результатів. − Розроблення стартап-проєкту Об’єкт дослідження - системи і засоби верифікації цифрових пристроїв, створених за допомогою мови описання апаратури. Предмет дослідження - процедури верифікації контролерів обміну даними (DMA) і апаратно-програмні рішення з їх реалізації. Методи дослідження - Моделювання тестового середовища на основі UVM мовою SystemVerilog та об’єктно орієнтованого програмування. Вимірювання та статистичний аналіз даних отриманих після тестування DMA контролера. Наукова новизна запропонованого за результатами досліджень удосконаленого методу верифікації DMA-модулів цифрових мікросхем, створених мовою опису апаратури Verilog, полягає у пропозиції поєднання методів випадкової верифікації з обмеженнями та спрямоване тестування, що здебільшого дає можливість за менш тривалий проміжок часу досягнути більшого покриття системи тестами у порівнянні з поодиноким послідовним застосуванням кожного з методів. Практичне значення отриманих результатів визначається побудовою тестового середовища для верифікації DMA-блоків цифрових інтегральних мікросхем, із застосуванням інструментальних засобів мови SystemVerilog та об’єктно орієнтованого програмування. Роботу виконано за завданням ТОВ “Рідне Небо”, також планується впровадження одержаних результатів на цьому ж підприємстві, про що свідчить відповідний акт (Додаток Б). Апробація результатів дослідження: основні положення дослідження представлені на наукових конференції та у статтях, де отримали позитивну оцінку фахівців. Публікації: Результати роботи апробовані на XI Міжнародній науково-практичній конференції “PERSPECTIVES OF CONTEMPORARY SCIENCE: THEORY AND PRACTICE” (9-11 грудня 2024 року, м. Львів, Україна) та викладені в статті Саражинський В.О., Лебедев Д.Ю., Антонюк О.І. “РЕАЛІЗАЦІЯ АЛГОРИТМУ ВЕРИФІКАЦІЇ, ЯКИЙ ГРУНТУЄТЬСЯ НА РАНДОМІЗАЦІЇ З ОБМЕЖЕННЯМИ, ДЛЯ ПЕРЕВІРКИ БЛОКУ DMA СИНТЕЗОВАНОГО МОВАМИ ОПИСУ АПАРАТУРИ”, яка прийнята до публікації і буде опублікована в журналі “ВЧЕНІ ЗАПИСКИ ТАВРІЙСЬКОГО НАЦІОНАЛЬНОГО УНІВЕРСИТЕТУ ІМЕНІ В.І. ВЕРНАДСЬКОГО” у Томі 36 (75) No1, 2025. Структура даної роботи містить вступ, 4 розділи, загальний висновок, перелік використаної літератури і два додатки.
dc.description.abstractotherThe master's thesis consists of X pages, which contains X figures, X tables, X appendices and uses X literary sources. Relevance. Verification of digital circuits is a key stage in the development of modern electronic systems, as it ensures that the design meets technical requirements and prevents errors at later stages of production. In the case of DMA (Direct Memory Access) controllers, which are responsible for transferring data between memory and peripherals without the intervention of the CPU, ensuring their correct operation is a critical task. DMA can be blocked by design errors, which can lead to data loss, system malfunctions, or timing issues. Incorrect DMA operation can lead to serious system problems, such as data loss, performance degradation, and instability. Therefore, the development of efficient DMA verification algorithms is an important task to ensure the reliability and stability of digital systems. The purpose of this thesis is to improve the method of verification (by the criteria of speed and test coverage) of DMA blocks of digital chips created in the Verilog hardware description language. The goal was achieved by the following tasks: - Study of known methods of verification of digital devices; Analysis of problems that arise during verification; Study of known patent technical solutions that provide verification of data transmission control systems; Review of modern methods of verification and testing of digital systems. - Improvement of the chosen verification method and evaluation of the results. - Development of a start-up project Object of research - systems and means of verification of digital devices created using the hardware description language. Subject of research - procedures for verification of data communication controllers (DMA) and hardware and software solutions for their implementation. Research methods - UVM-based test environment modelling using SystemVerilog and object-oriented programming. Measurement and statistical analysis of the data obtained after testing the DMA controller. The scientific novelty of the improved method of verification of DMA modules of digital circuits created in the Verilog hardware description language proposed by the research results is to propose a combination of constrained random verification method with directed testing, which mostly makes it possible to achieve greater system test coverage in a shorter period of time compared to a single sequential application of each method. The practical value of the results obtained is determined by the construction of a test environment for verification of DMA blocks of digital integrated circuits, using the tools of the SystemVerilog language and object-oriented programming. The work was carried out on the instructions of Native Sky LLC, and the results are planned to be implemented at the same enterprise, as evidenced by the relevant act (Annex B). Testing of the research results: the main provisions of the research were presented at scientific conferences and in articles, where they were positively evaluated by experts. Publications: The results of the work were tested at the XI International Scientific and Practical Conference ‘PERSPECTIVES OF CONTEMPORARY SCIENCE: THEORY AND PRACTICE’ (9-11 December 2024, Lviv, Ukraine) and are presented in the article Sarazhynskyi V.O., Lebedev D.Y., Antoniuk O.I. “REALISATION OF THE RANDOM CONSTRAINED VERIFICATION ALGORITHM FOR CHECKING THE DMA UNIT SYNTHESISED IN APPLIANCE DESCRIPTION LANGUAGES”, which was accepted for publication and will be published in the journal “SCIENTIFIC RECORDS OF THE V. I. VERNADSKY TAVRIAN NATIONAL UNIVERSITY” in Volume 36 (75) No. 1, 2025. The structure of this paper includes an introduction, 4 chapters, a general conclusion, a list of references and two appendices.
dc.format.extent86 с.
dc.identifier.citationСаражинський, В. О. Комбінований метод верифікації блоку ПДП для цифрових мікросхем на основі мов опису апаратури : магістерська дис. : 172 Телекомунікації та радіотехніка / Саражинський Валентин Олександрович. - Київ, 2024. - 86 с.
dc.identifier.urihttps://ela.kpi.ua/handle/123456789/72610
dc.language.isouk
dc.publisherКПІ ім. Ігоря Сікорського
dc.publisher.placeКиїв
dc.subjectверифікація
dc.subjectтестове покриття
dc.subjectпсевдовипадкове тестування
dc.subjectспрямоване тестування
dc.subjectПДП
dc.subjectUVM
dc.subjectRTL
dc.subjectverification
dc.subjecttest coverage
dc.subjectpseudo-random testing
dc.subjectdirect testing
dc.subjectDMA
dc.subject.udc616.2
dc.titleКомбінований метод верифікації блоку ПДП для цифрових мікросхем на основі мов опису апаратури
dc.typeMaster Thesis

Файли

Контейнер файлів
Зараз показуємо 1 - 1 з 1
Ескіз
Назва:
Sarazhynskyi_magistr.pdf
Розмір:
1.23 MB
Формат:
Adobe Portable Document Format
Завантажити
Ліцензійна угода
Зараз показуємо 1 - 1 з 1
Ескіз недоступний
Назва:
license.txt
Розмір:
8.98 KB
Формат:
Item-specific license agreed upon to submission
Опис:
Завантажити

Зібрання

Магістерські роботи (КЕОА)
Магістерські роботи