Енергоефективний інтегральний подільник частоти

Скорочена інформація про документ
dc.contributor.advisorВунтесмері, Юрій Володимирович
dc.contributor.authorБалута, Тетяна Олексіївна
dc.date.accessioned2023-07-21T09:50:59Z
dc.date.available2023-07-21T09:50:59Z
dc.date.issued2023
dc.description.abstractДана робота сфокусована на розробці інтегрального подільника частоти на технології The 22FDX GlobalFoundries. В роботі використано три конфігурації подільників частоти для різних частот в діапазоні від 20 ГГц до 10 МГц. Також ця робота містить активний балун для генерації диференційного сигналу та два підсилювачі сигналу. Розробка компаратора була виконана у середовищі Cadence, з використанням наявних функцій та інструментів, які дозволяють підібрати оптимальні компоненти та характеристики пристрою, в повній мірі проаналізувати роботу розробленого пристрою з урахуванням виробничих особливостей, фізичних явищ та технологічних обмежень. Метою даної роботи були мінімальний розмір схем, оптимізація споживання струму при збереженні якісних характеристик роботи схеми. Було проведено аналіз роботи схем, швидкодія, якість вихідного сигналу, споживання струму та чутливість до частоти та амплітуди вхідного сигналу. Кожний параметр був проаналізований в кутовому аналізі, а також після розробки топологічного креслення з урахуванням ємносних та резистивних паразитних компонентів. Топологічні креслення було виконано з урахуванням паразитних явищ (руйнація металів під дією струму, паразитних компонентів між провідниками тощо). Кожна топологія подільника була перевірена на відповідність DRC та LVC з врахуванням технологічних вимог. Загальне споживання електричного струму пристроєм 6-10 мА з урахуванням активного балуна, який споживає 2-4 мА. Було використано 257 польових транзисторів різних конфігурацій, 30 конденсаторів та 14 резисторів. Загальний розмір розробленого блоку на чіпі 510 на 360 мкм.uk
dc.description.abstractotherThe primary objective of this work is to develop an integral frequency divider based on The 22FDX GlobalFoundries technology. This work contains CML, TSPC and CMOS circuits for high, medium and low frequencies, respectively in the range of 20 GHz to 10 MHz. Also, this work contains an active balun for generating a differential signal and two buffers. The aim was to develop CML frequency divider, that could function on high frequencies in the 40 GHz to 5 GHz range with minimal current consumption and minimal loss of signal power. When conducting research on existing blocks that meet the necessary conditions, the CML design was chosen. Some parts of the existing technology were modified to achieve satisfactory results, such as the control and limiting current source. Usually, CML uses a current source to regulate power consumption. In the case of the developed device, the same current consumption (subject to the same other operating parameters) was at a gate width of 3 μm without a current source, or at 4 μm with a current source. So it was decided to use the so-called pseudo CML without a current source with smaller transistor sizes. When analyzing the developed divider, a graph of sensitivity under different conditions was constructed. From the obtained results, it can be concluded that in case of an extraction simulation with parasitic capacitors and supports, the sensitivity curve narrows, but due to the selected dimensions at the operating frequencies in a specific task, the sensitivity curve retains the best values. When conducting studies of existing blocks that meet the necessary conditions, the TSPC design was chosen. The choice of the particular design was intended to preserve the differential signal from past blocks, maintain amplitude and power, while preventing an increase in current consumption and block size in the topology drawing. This design has a minimum size because it does not contain inductive or capacitive elements, but at the same time it satisfactorily performs the task of a frequency divider in the required range from 5 GHz to 625 MHz. The TSPC unit was designed with negative feedback. The 22FDX® technology allowed adding all transistors with the same type of substrate, which reduces the number of parasitic components during production. During the analysis of the developed divider, satisfactory results of output differential signals, low current consumption (no more than 200 μA), power conservation and speed of operation were obtained. The choice of CMOS design as the last part of the developed device was intended to simplify the frequency divider. At low frequencies, there is no need for powerful transistors, protection against electromagnetic noise, etc. That is, it is necessary to simplify the device as much as possible while maintaining speed, signal quality and current consumption.uk
dc.format.pagerange71 с.uk
dc.identifier.citationБалута, Т. О. Енергоефективний інтегральний подільник частоти : магістерська дис. : 153 Мікро- та наносистемна техніка / Балута Тетяна Олексіївна. – Київ, 2023. – 71 с.uk
dc.identifier.urihttps://ela.kpi.ua/handle/123456789/58444
dc.language.isoukuk
dc.publisherКПІ ім. Ігоря Сікорськогоuk
dc.publisher.placeКиївuk
dc.subjectподільник частотиuk
dc.subjectКМОН-технологіяuk
dc.subjectCADENCEuk
dc.subjectрозробка мікросхемиuk
dc.titleЕнергоефективний інтегральний подільник частотиuk
dc.typeMaster Thesisuk

Файли

Контейнер файлів
Зараз показуємо 1 - 1 з 1
Ескіз
Назва:
Baluta _magistr.pdf
Розмір:
3.64 MB
Формат:
Adobe Portable Document Format
Опис:
Завантажити
Ліцензійна угода
Зараз показуємо 1 - 1 з 1
Ескіз недоступний
Назва:
license.txt
Розмір:
9.1 KB
Формат:
Item-specific license agreed upon to submission
Опис:
Завантажити

Зібрання

Магістерські роботи (ЕІ)
Магістерські роботи