Комбінований метод верифікації блоку AES цифрових мікросхем, створених мовами опису апаратури

Скорочена інформація про документ
dc.contributor.advisorКорнев, В. П.
dc.contributor.authorРомах, Віталій Ігорович
dc.date.accessioned2024-03-11T12:19:55Z
dc.date.available2024-03-11T12:19:55Z
dc.date.issued2024
dc.description.abstractРЕФЕРАТ Магістерська дисертація складається з 84 сторінок, в якій міститься 31 рисунок, 23 таблиці, два додатки та використано 21 джерело. Актуальність. Зі збільшенням комп'ютеризації людства виникає постійно зростаюча потреба у запроваджені безпеки та конфіденційності даних користувачів. Це стосується і даних, що закладені у цифрові пристрої (інтегральні мікросхеми ІС) або переробляються ними. Розв'язуванням задач захисту даних займається популярний криптографічний алгоритм AES. У складі сучасних ІС ці функції здебільшого виконують спеціальні AES-блоки, які працюють за принципами апаратних прискорювачів. До потрапляння на ринок, ще на етапі проєктування, яке зараз виконується мовами описання апаратури, ІС і апаратний прискорювач алгоритму має пройти верифікацію, ціль якої впевнитися в тому, що він задовільняє вимогами технічного завдання та усім необхідним специфікаціям та стандартам. Верифікація ІС і блоків AES у їх складі займає левову частку витрат часу усієї розробки пристрою. Тому кожен виробник цифрових модулів AES зацікавлений в тому, щоб зменшити час на тестування системи, збільшивши при цьому якість верифікації. Отже, дослідження спрямовані на пришвидшення і покращення процедур верифікації блоків AES є необхідними і актуальними. Метою дисертаційного дослідження є удосконалення методу верифікації (за критеріями швидкості та покриття тестами) криптографічних блоків AES цифрових мікросхем, створених мовою опису апаратури Verilog. Досягнення мети вирішувалося наступними задачами: − Дослідження відомих методів верифікації цифрових пристроїв; Аналіз проблем, які виникають під час верифікації; дослідження відомих патентних технічних рішень, які забезпечують верифікацію криптографічних систем; огляд сучасних методик верифікацій та тестування цифрових систем. − Удосконалення обраного методу верифікації та оцінка отриманих результатів. − Розроблення стартап-проєкту Об’єкт дослідження - системи і засоби верифікації цифрових пристроїв, створених за допомогою мови описання апаратури. Предмет дослідження - процедури верифікації блоків криптографічного захисту цифрових пристроїв на основі алгоритмів AES і апаратно-програмні рішення з їх реалізації. Методи дослідження - Моделювання тестового середовища на основі UVM мовою SystemVerilog та об’єктно орієнтованого програмування. Вимірювання та статистичний аналіз даних отриманих після тестування криптографічного алгоритму AES. Наукова новизна запропонованого за результатами досліджень удосконаленого методу верифікації AES-модулів цифрових мікросхем, створених мовою опису апаратури Verilog, полягає у пропозиції поєднання процедур методів номінальної моделі та векторної верифікації, що здебільшого призводить до синергетичного результуючого ефекту, а саме дає можливість за менш тривалий проміжок часу досягнути більшого покриття системи тестами у порівнянні з поодиноким послідовним застосуванням кожного з методів. Практичне значення отриманих результатів визначається побудовою тестового середовища для верифікації криптографічних AES-блоків цифрових інтегральних мікросхем, із застосуванням інструментальних засобів мови SystemVerilog та об’єктно орієнтованого програмування. Роботу виконано за завданням ТОВ “Радіонікс”, також планується впровадження одержаних результатів на цьому ж підприємстві, про що свідчить відповідний акт (Додаток Б). Структура даної роботи містить вступ, 4 розділи, загальний висновок, перелік використаної літератури і два додатки. За великості об’єму розробленого комплексу програм, у Додатку А надано лише код основних алгоритмів і функцій.
dc.description.abstractotherABSTRACT The master's thesis consists of 84 pages, which contains 31 figures, 23 tables, two appendices and uses 21 literary sources. Topicality. With the increasing computerization of humanity, there is an ever-increasing need for implemented security and privacy of user data. This also applies to data embedded in digital devices (IC integrated circuits) or processed by them. The popular cryptographic algorithm AES deals with solving data protection problems. As part of modern ICs, these functions are mostly performed by special AES blocks that work according to the principles of hardware accelerators. Before entering the market, even at the stage of design, which is now performed in hardware description languages, the IС and the hardware accelerator of the algorithm must undergo verification, the purpose of which is to make sure that it satisfies the requirements of the technical task and all the necessary specifications and standards. Verification of ICs and AES blocks in their composition takes the major part of the time spent on the entire development of the device. Therefore, every manufacturer of digital AES modules is interested in reducing the time for system testing, while increasing the quality of verification. Therefore, research aimed at speeding up and improving AES block verification procedures is necessary and relevant. The aim of the dissertation research is to improve the verification method (according to speed criteria and test coverage) of AES cryptographic blocks of digital microcircuits created in the Verilog hardware description language. Achieving the goal was decided by the following tasks : − Research of known methods of verification of digital devices; Analysis of problems that arise during verification; research of known patent technical solutions that ensure verification of cryptographic systems; review of modern methods of verification and testing of digital systems. − Improvement of the selected verification method and evaluation of the obtained results. − Development of a startup project. The object of research is systems and means of verification of digital devices created using the hardware description language. The subject of the study is the verification procedures of cryptographic protection blocks of digital devices based on AES algorithms and hardware and software solutions for their implementation. Research methods - Modeling the test environment based on UVM in the SystemVerilog language and object-oriented programming. Measurement and statistical analysis of data obtained after testing the AES cryptographic algorithm. The scientific novelty of the proposed improved method of verification of AES modules of digital microcircuits created in the Verilog hardware description language, based on the results of research, consists in the proposal to combine the procedures of nominal model methods and vector verification, which mostly leads to a synergistic resulting effect, namely, it makes it possible in a shorter period of time to achieve a greater coverage of the system with tests compared to a single sequential application of each of the methods. The practical value of the obtained results is determined by the construction of a test environment for the verification of cryptographic AES blocks of digital integrated circuits, using the tools of the SystemVerilog language and object-oriented programming. The work was carried out on behalf of "Radionics" LLC, it is also planned to implement the obtained results at the same enterprise. The structure of this work includes an introduction, 4 chapters, a general conclusion, and a list of used literature.
dc.format.extent91 с.
dc.identifier.citationРомах, В. І. Комбінований метод верифікації блоку AES цифрових мікросхем, створених мовами опису апаратури : магістерська дис. : 172 Телекомунікації та радіотехніка / Ромах Віталій Ігорович. – Київ, 2024. – 91 с.
dc.identifier.urihttps://ela.kpi.ua/handle/123456789/65407
dc.language.isouk
dc.publisherКПІ ім. Ігоря Сікорського
dc.publisher.placeКиїв
dc.subjectтестове покриття
dc.subjectверифікація
dc.subjectкриптографія
dc.subjectAES
dc.subjectпсевдовипадкове тестування
dc.subjectвекторне тестування
dc.subjectперевірка
dc.subjectномінальна модель
dc.subjectUVM
dc.subjectRTL
dc.subjecttest coverage
dc.subjectverification
dc.subjectcryptography
dc.subjectpseudo-random testing
dc.subjectvector testing
dc.subjectreference model
dc.subject.udc004.021, 004.032.24
dc.titleКомбінований метод верифікації блоку AES цифрових мікросхем, створених мовами опису апаратури
dc.title.alternativeCombined method of AES block verification of digital microcircuits created by hardware description languages
dc.typeMaster Thesis

Файли

Контейнер файлів
Зараз показуємо 1 - 2 з 2
Ескіз
Назва:
Romakh_magistr.pdf
Розмір:
1.85 MB
Формат:
Adobe Portable Document Format
Завантажити
Ескіз недоступний
Назва:
Ромах презентація ДК-21мп.pptx
Розмір:
1.22 MB
Формат:
Microsoft Powerpoint XML
Завантажити
Ліцензійна угода
Зараз показуємо 1 - 1 з 1
Ескіз недоступний
Назва:
license.txt
Розмір:
8.98 KB
Формат:
Item-specific license agreed upon to submission
Опис:
Завантажити

Зібрання

Магістерські роботи (КЕОА)
Магістерські роботи