Метод та система верифікації процесорного ядра RISC-V з використанням генератора випадкових інструкцій RISCV-DV від Google
Вантажиться...
Дата
2021-12
Науковий керівник
Назва журналу
Номер ISSN
Назва тому
Видавець
КПІ ім. Ігоря Сікорського
Анотація
RISC-V має великий потенціал, щоб очолити ринок в сфері вбудованих систем, і на сьогоднішній день вона активно розвивається та впроваджується в наукових колах і промисловості. Розширена перевірка та
валідація дуже важливі для того, аби можна було стверджувати, що система відповідає вимогам специфікації щодо функціональних, а також позафункціональних аспектів. Таким чином, в роботі обґрунтовано вибір методу обмеженого генерування тестів в якості базового для використання в створюваному тестовому середовищі верифікації, який дозволяє забезпечити максимальне тестове покриття та мінімальний час симуляції. Запропоновано структурно-функціональну організацію побудови
тестового середовища для верифікації процесорного ядра на базі архітектури набору інструкцій з відкритим кодом RISC-V з використанням генератора випадкових інструкцій RISC-DV від Google, що дозволило створити на її основі систему верифікації, яка реалізує зазначений вище метод обмеженого генерування тестів.
Опис
Ключові слова
тестове покриття, верифікація, RISC-V, обмежена випадкова генерація, тестування, перевірка, test coverage, verification, RISC-V, limited random generation, testing, verification
Бібліографічний опис
Острянко, О. В. Метод та система верифікації процесорного ядра RISC-V з використанням генератора випадкових інструкцій RISCV-DV від Google : магістерська дис. : 172 Телекомунікації та радіотехніка / Острянко Олександр Володимирович. - Київ, 2021. - 89 с.