Метод та система верифікації процесорного ядра RISC-V з використанням генератора випадкових інструкцій RISCV-DV від Google

Скорочена інформація про документ
dc.contributor.advisorЛисенко, Олександр Миколайович
dc.contributor.authorОстрянко, Олександр Володимирович
dc.date.accessioned2022-01-19T08:24:48Z
dc.date.available2022-01-19T08:24:48Z
dc.date.issued2021-12
dc.description.abstractenRISC-V has great potential to lead the market in embedded systems, and today it is actively developing and implementing in academia and industry. Advanced verification and validation are very important in order to be able to state that the system meets the requirements of the specification in terms of functional as well as non-functional aspects. Therefore, in this work the choice of the method of limited test generation as a basic one for use in the created test environment of verification is substantiated, which allows to provide the maximum test coverage and the minimum simulation time. A structural and functional organization of the test environment for verification of the processor core based on the architecture of the open source instruction set RISC-V using random random generator RISC-DV from Google, which allowed to create a verification system that implements the above method of limited generating tests is suggested.uk
dc.description.abstractukRISC-V має великий потенціал, щоб очолити ринок в сфері вбудованих систем, і на сьогоднішній день вона активно розвивається та впроваджується в наукових колах і промисловості. Розширена перевірка та валідація дуже важливі для того, аби можна було стверджувати, що система відповідає вимогам специфікації щодо функціональних, а також позафункціональних аспектів. Таким чином, в роботі обґрунтовано вибір методу обмеженого генерування тестів в якості базового для використання в створюваному тестовому середовищі верифікації, який дозволяє забезпечити максимальне тестове покриття та мінімальний час симуляції. Запропоновано структурно-функціональну організацію побудови тестового середовища для верифікації процесорного ядра на базі архітектури набору інструкцій з відкритим кодом RISC-V з використанням генератора випадкових інструкцій RISC-DV від Google, що дозволило створити на її основі систему верифікації, яка реалізує зазначений вище метод обмеженого генерування тестів.uk
dc.format.page89 c.uk
dc.identifier.citationОстрянко, О. В. Метод та система верифікації процесорного ядра RISC-V з використанням генератора випадкових інструкцій RISCV-DV від Google : магістерська дис. : 172 Телекомунікації та радіотехніка / Острянко Олександр Володимирович. - Київ, 2021. - 89 с.uk
dc.identifier.urihttps://ela.kpi.ua/handle/123456789/45937
dc.language.isoukuk
dc.publisherКПІ ім. Ігоря Сікорськогоuk
dc.publisher.placeКиївuk
dc.subjectтестове покриттяuk
dc.subjectверифікаціяuk
dc.subjectRISC-Vuk
dc.subjectобмежена випадкова генераціяuk
dc.subjectтестуванняuk
dc.subjectперевіркаuk
dc.subjecttest coverageuk
dc.subjectverificationuk
dc.subjectRISC-Vuk
dc.subjectlimited random generationuk
dc.subjecttestinguk
dc.subjectverificationuk
dc.subject.udc004.021, 004.032.24uk
dc.titleМетод та система верифікації процесорного ядра RISC-V з використанням генератора випадкових інструкцій RISCV-DV від Googleuk
dc.typeMaster Thesisuk

Файли

Контейнер файлів
Зараз показуємо 1 - 1 з 1
Ескіз
Назва:
Ostryanko_magistr.pdf
Розмір:
5.68 MB
Формат:
Adobe Portable Document Format
Опис:
Завантажити
Ліцензійна угода
Зараз показуємо 1 - 1 з 1
Ескіз недоступний
Назва:
license.txt
Розмір:
9.1 KB
Формат:
Item-specific license agreed upon to submission
Опис:
Завантажити

Зібрання

Магістерські роботи (КЕОА)
Магістерські роботи